～例えば、回路基板設計におけるEMC設計の有名なルールとして信号ラインの”GND跨ぎ禁止”、”電源跨ぎ禁止”があります。このルールを守れないとEMCルールチェッカーでは”跨ぎ”を生じている箇所を指示してEMCリスク”高”を警告します。しかし、4層基板などでは、通常2層目をGND層、3層目を電源層とするので、4層目の長い信号ラインは必ず”GND跨ぎ”や”電源跨ぎ”が生じます。もし、このルールを回避出来なければ、4層基板を試作してはいけないのでしょうか？～
と記載しております。
4層基板については、基本構成“1層目（表面／A面）・配線層、2層目・ベタGND層、3層目・電源層、4層目（裏面／B面）・配線層”としていることを前提としています。
この構成で必ず生じる4層目の長い信号ラインの”GND跨ぎ”や”電源跨ぎ”は、是非当社が提案しております、WDのA/Wのルールを適用して頂ければEMIの課題を回避することができます。是非当社のWD Part-II＜A/W設計ルール＞を参考にして頂きたいです。
今回は、特に3層目の電源層のパターニングについて考えてみたいと思います。
一般的に機器の回路基板の電源配線については、回路基板上の電源部位から機器の回路のコアとなるSOCや複数のドライバーICの各電源端子に向けて、“できるだけ距離を短く”、且つ“できるだけ配線パターン幅を広く”して配線すべきと先ず考えるでしょう。またハウツー本や業界誌等でもそう指導したりしています。その意図するところは、電源配線パターンの導体損失（IRドロップ）を低減することと、電源配線のインピーダンスをより低くするためです。
そのため電源配線パターンとしては、回路基板上でSOCや各ICが配置される領域を含むように大きな矩形パターンを配置して、そのパターンからSOCや各ICの電源端子にVia等を介し結線して低インピーダンスで低損失な電源配線パターンを形成するでしょう。また、この構成により大きな電源パターンが２層目のベタGND層と対向して接地コンデンサ的な形態になるので、電源ノイズを低減させる効果が期待できると考える方も居られるでしょう。この配線の仕方は島状配線と呼ばれることもあり、よく行われている電源配線方法です。
しかしながら島状配線に関しては、そのパターン形状によりEMIノイズの要因とされる形状共振が生じ易いという指摘もあり、その共振現象を回避するためにSOCや各ICの電源端子にそれぞれライン状パターンで直接向かわせる電源パターンとする考え方もあります。これについてはスター型配線とも呼ばれたりします。
電源配線に関してはEMC設計の観点から、回路基板上（更にはケーブル等で接続される子基板上も含めた）SOCや各ICの電源端子と、電源部位との間の高周波帯域でのデカップリング（非結合）が十分とれているかが重要となります。このデカップリングの評価について、当社はPD適用をご紹介しております。詳細につきましては、“PD適用・基礎編”、“PD適用・実践編”を是非ご参考にして頂きたいです。
このPDで評価すると、ICのクロック周波数の高調波帯がEMIの対象帯域となる場合は30dB以上、クロック周波数の基本波がEMIの対象帯域内となる場合は50dB以上のデカップリングが必要となります。こういったデカップリングを得る上で、電源配線の島状配線は不利な形態になり易いのです。
電源配線で、IRドロップを最優先課題として配線設計しがちかもしれませんが、EMC設計の観点からの事前の評価も是非ご検討頂きたいと考えております。PDの評価からは、電源ラインのインピーダンスは高め、ライン長としては長め、にすることにより電源デカップリングは増大させ易くなります。しかし、電源配線のIRドロップ対策に対しては相反する形態となります。従って、必要とするデカップリングを得られるように配線幅・長さを予め設計しておく必要があります。その設計に際してはシミュレータを使ったPDで評価しておくことをお勧めします。
また、この電源デカップリングの考え方は、当ホームページの“23. 回路基板のデジアナ分離・・・GNDパターンは、、、”でも記しておりますが、デジアナ分離にも適用できます。分離の状況についてPDを使って評価することができます。
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