3. 信号ラインのダンピング抵抗、当社のSD適用のSimモデルで抵抗値を設定。

SD適用は当社が機器・装置の回路設計者に是非提案したい、回路図検討段階でできる(やるべき)EMC設計です。

SDとはSI Design for EMIの略称です。SI (Signal Integrity)は基本的に回路基板上に実装されるIC間で回路基板上の信号ラインを介して送受信する信号の波形品質を評価する方法であり、回路基板上の信号ラインのSimモデルと、それぞれのICの送受信バッファーのSimモデルを使って、IC間の送受信端側での波形を評価するSimモデルを作成して、ICの動作と実装した回路基板上の課題の有無を確認します。

シミュレータとしてはSPICE系の回路シミュレータで、信号ラインのSimモデルはSPICEモデルあるいはSパラメータ(シミュレータによる)を使います。また、ICの送受信のバッファーはIBISモデル(ICベンダー提供)を用います。特に送信側については、トランジスタモデルであるHSPICEが利用できる場合(シミュレータによる)もあります。受信側のバッファーモデルはICベンダーより提供されない場合があり、ゲート容量として数pFのコンデンサで代用します。ICベンダー提供のIBISモデルは通常特に説明もなく渡される場合があるので、Editor等でファイル中を確認した方がよいでしょう。尚、HSPICEの場合は通常はICベンダーがマニュアルをつけてくれるはずなのでそれを参考にしてSimモデルに組み込みます。

同一基板上の各ICの送受信端側での波形を評価するSimモデルでは、いわゆるダンピング抵抗を信号ラインに挿入させ、ダンピング抵抗の抵抗値を調整して信号波形におけるリンギングを低減させると共に、信号波形のsetup/ hold time等を評価します。

しかし、このSI評価ではEMIの評価としては十分ではありません。一般的なSim結果の評価として、信号波形にリンギングがあるとそれが不要輻射(EMI)の原因になる、とよく言われます。なんで?と、疑問に思ったことは無いでしょうか?
また、メイン基板側に信号送信側のICがあって、信号がメイン基板からハーネス(FFC等)を介してサブ基板にある受信側のICに送られている構成では如何でしょうか? この時波形におけるリンギングは非常に大きくなり、条件によっては受信側ICの入力端のゲート電圧の制限を超えるリンギングが発生します。実はこの構成は、EMI(ノイズ放射)のリスクをかなり高くします。

この構成のEMI(ノイズ放射)については和田教授(京都大学)のいくつかの論文で紹介されています。(和田モデル 論文では電源ラインの例で説明しているが信号ラインにも適用できる。 当社の“EMC設計 背景説明のセミナーでそのメカニズムを説明します。)

このようなSI評価をEMI評価に展開させ、更にEMI対策する方法を提供するのが当社のSD適用です。ソフトウェアベンダー供給の有名SIツールではそういった評価事例・対策設計等はありません。しかしながら実際の機器・装置等での信号ラインによるEMI課題はこのような構成の時に顕著になるのですから、EMI課題の検討(EMC設計)を回路図設計段階で検討しておく必要があるのです。実機評価の際にむやみにビーズ素子やコンデンサを信号ラインに追加装着する手間を削減できます。

また、巷のハウツー本等では、波形におけるリンギングはICの出力バッファー、信号ライン及び負荷のそれぞれのインピーダンス間での不整合によって生じると述べています。確かに、アナログ高周波の回路設計の基本中の基本の考え方で、誤りではないですが、CMOSデジタルの回路にはそぐわない考え方です。

ICの信号をシングルエンドの信号でやり取りする場合について説明します。信号の出力段を考えた場合、アナログ高周波は連続波(Continuous Wave)を扱うので信号の出力段は常に動作状態になります。これに対し、CMOSデジタルの矩形波ではVL(低電位)とVH(高電位)に遷移する時のみ信号の出力段が動作するいわゆる間欠動作の状態になります。この点が最も大きな違いです。したがって、信号出力段の出力インピーダンスを定義できるのはアナログ高周波の場合だけなのです。これに対しCMOSデジタルの信号出力段は間欠動作なのですが、動作している時間帯だけ出力インピーダンスが定義できるのではないか、と思う方がいるかもしれません。しかしながら、動作している時間帯の主たる時間帯で、CMOSバッファーでは構成するトランジスは定電流源として機能しているので、一定の出力インピーダンスとして扱うことはできないのです。このようにトランジスタが定電流源となることで定電流源の大きさをCMOSバッファーの駆動能力(Drivability)を表す指標となり、矩形波の立ちあり/立下り時間の長さに影響を与えます。いわゆるmAバッファーとして設定されます。

更に、ハウツー本の類では、伝送路を50Ωで設計して、負荷としてのダンピング抵抗を50Ω程度に設定すればよい、というような説明も見られますが、これはあまりにもアナログ高周波に偏った考え方です。

信号ラインの構成については、CMOSロジックの回路基板では回路基板の製造工程の能力に沿った最小幅のライン/スペースの構成で全く問題ありません。ラインインピーダンス50Ωで信号ラインを構成すると、回路基板の実装面積を無駄に消費し、高密度の実装の弊害になります。また、ダンピング抵抗の抵抗値についても定石のようなものではなく、SI評価によりCMOSバッファーの駆動能力(Drivability)や信号ラインの条件に合わせて決めるべきものです。ちゃんと評価すればEMC対策部品の使用個数も削減できます。特に信号ラインではビーズ素子は不要にできます。

信号ラインのSD適用はシングルエンド編と高速差動線路編があります。高速差動線路に関する説明は場を改めて説明いたします。ただ、差動線路と聞くと高周波アナログ的な考え方(いわゆるバラス信号と考えている方も)で解説される方が多いのです。やはりCMOSデジタルの取り扱いとしては好ましくありません。

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