高周波回路関係やEMC関連に携わるようになった方々は、多分その職場の古参の先輩から回路図や回路基板を見てインピーダンスが高い（or低い）ネェ、といった言葉を漠然と聞くことがあるでしょう。もっと短縮してハイインピー／ローインピーと言われることもあるでしょう？
高周波回路の設計を経験したことのある方は分かると思いますが、回路設計における基本のインピーダンスを50Ωとして考える癖がついているので、50Ωを下回るインピーダンスはローインピー、100ないし200Ωを上回るとハイインピーと言う傾向があるのではないか、と思います。勿論、個々人により解釈は変わりますが、ただこの時のインピーダンスは高周波に対するキャパシタンスやリアクタンスといった複素成分に対して評価しており、キロΩレベル以上は高周波にとっては実質的に絶縁していると考えます。尚、実数成分となるレジスタンスに対しては振幅抑制という観点と実損失という観点から積極的に評価したり、また状況によりしなかったりではないかと思います。
回路におけるインピーダンス評価は主として電源出力部、伝送路、終端部の負荷に対する傾向評価となっているかと思います。ただ単位がΩとなるため、どうしても抵抗をイメージしてしまうかもしれませんが、単純に各部位で電圧と電流の比がどうなっているのかを評価している、というように考えましょう。
一般的な評価として、
電源部では、ローインピー➡電源能力が高い／ハイインピー➡電源能力が低い
終端部では、ローインピー➡重い負荷／ハイインピー➡軽い負荷
となります。では伝送路に関してはどうなのかというと、
伝送路では、ローインピー➡耐ノイズ性が高い／ハイインピー➡耐ノイズ性が低い
となります。だからどうするということはここでは解説しませんが、これら3つの部位に対して、
EMC性能としては、ローインピー➡EMC性能が高い／ハイインピー➡EMC性能が低い
と、あくまで一般論ですが、傾向として評価できます。特に、伝送路に関しては、空間インピーダンス（電波伝搬のインピーダンス）となる377Ωが意識され不要輻射の原因となる場合があります。
とまあ、一般論を述べましたが、EMC設計の上ではこういったインピーダンスをどう考慮すべきでしょうか？基本的には高周波設計と同様に各部位間でのインピーダンス整合が取れるように回路設計及び配線設計を行うこととなります。但し、アナログ（RF）とデジタル（CMOSロジック）では信号帯域に対する考え方が異なります。
アナログでは対象周波数（狭帯域）に対してインピーダンス整合をとることが最重要となります。これに対し、CMOSロジックでは好ましい電圧波形を得るための周波数帯域の抑制が重要になります。そういった操作・調整を行うことが、結果としてCMOSロジックに対してインピーダンス整合を行ったことになります。そのため、アナログのインピーダンス整合設計のためにLC素子を使いますが、CMOSロジックではLC素子を使わないのが通常です。しかしながら、CMOSロジックのノイズを何とか抑え込むためでしょうか、ビーズやコンデンサが使われている例を目にすることがあります。必死になって対策を行ったのでしょうが、少しでも回路設計・配線設計を見直す時間があればもっとシンプルな形態で解決できたのではないか、などと思ったことがあります。
実際のEMC対策の現場ではどの程度のインピーダンス（値）の設計が適当なのかはそれぞれの状況によるので、定量的には定まるものではありません。しかし、そのような状況であってもシミュレーションが利用できれば、EMC性能の傾向とインピーダンスの状況を数値的に解析することができます。当社がご紹介している、PD適用、SD適用は、将にそう言ったインピーダンス値を取得できる方法なのです。是非ご参考にして下さい。
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