ESD2は、可動部を有する機器・装置のメカ設計者・エレキ設計者に是非ご説明したい、機器・装置の設計段階でできる（やるべき）EMC設計です。また、稼働中の機器・装置が時折原因不明の不具合を起こしている際に、原因として静電気（静電気放電）が疑われる時に、それを確認する方法として必要な知識と対策の仕方を提供します。
ESD2とはESD Designの略称です。ESD (Electro-Static Discharge)は静電気放電を意味しますが、一般的に静電気と言うだけで、電荷による帯電からいわゆるスパーク（火花）を伴う放電も含んでしまうので、ここでの言葉の使い方として、静電気放電で、火花を伴う状況を火花放電と呼び、一般的に呼称されるESDとします。（火花放電＝ESD）火花を伴わない放電（例えば除電等）も存在しますがここではそういった放電はESDの範疇の外とします。また、上述の不具合がもし静電気である場合は、火花放電（ESD）が原因となります。しかしながら、ESDを疑ったとしてもその性質や静電気に関わる知識がなければ、どういう原因解析するか、更にどういった対策をするのか、といったことを決めることができません。
私の経験ですが、こういった不具合が機器・装置に発生した際、大概エレキ側の問題にされ、エレキ側が原因解析を担当することになります。静電気の現象は大抵の人にとって生活の中で身近に経験する現象なので、それぞれの人が好き勝手に静電気の現象メカニズムをイメージします。このことが静電気説で問題解決を進めようとする上で大きな障害になっていきます。原理原則に基づかない自分勝手な仮説（というより単なるイメージ）なので、原因に行きつくことができず、悪いことにその仮説に固執し新たな展開をしようとするので、不具合解析は全く進まず、時間ばかりが過ぎ、あっという間に1年、2年が過ぎ、担当者が代わってまた同じようなことを繰り返す、それでも不具合解析ができていない、という状況をいくつも見てきました。担当者は一度仮説立てると大抵他の意見に耳を傾けようとはしないものです。
そこでのそういった担当者に何とかESD2の考え方を取り入れてもらって、不具合解析に当たってもらうと、1年近く解決できなかった不具合を半日の内に原因解析ができ、即ち、ESDが生じていることを観測でき、その日の内にその対策も立てることができた、ということもありました。
こういった不具合の原因は、実は殆どが機器・装置のメカ設計に起因する問題でした。ですので、ESD2ではメカ設計をどうすべきかを提案しています。それ程複雑なものではありませんが、設計ルール的な考え方で、設計段階でチェックしておくことが重要なのです。
ESDは電磁気学的背景と放電学的現象として火花放電の形で我々の前に現れます。そのことを是非メカ設計者やエレキ設計者に理解して頂きたいです。馴染みが無いかもしれませんが少なくともパッシェンの法則の理解は最低限必要です。
また、ESDを語る時、”電荷”で説明される方がいますが、原理原則に従って解説しているうちは問題ありません。しかし、この”電荷”について、”電荷は〇〇したがっている”とか、どこからか湧いてきて帯電、またどこかに消えて行って放電、するかのような仮説とか、”電荷”は”電子”であるとして絶縁体表面を電子が移動するとか、除電ブラシが絶縁体上の電子を掃き取っている、等と思い込んでいる方もいたりして。こういった方々には当社のESD2は先入観の解きほぐしになると思います。
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SD適用は当社が機器・装置の回路設計者に是非提案したい、回路図検討段階でできる（やるべき）EMC設計です。
SDとはSI Design for EMIの略称です。SI (Signal Integrity)は基本的に回路基板上に実装されるIC間で回路基板上の信号ラインを介して送受信する信号の波形品質を評価する方法であり、回路基板上の信号ラインのSimモデルと、それぞれのICの送受信バッファーのSimモデルを使って、IC間の送受信端側での波形を評価するSimモデルを作成して、ICの動作と実装した回路基板上の課題の有無を確認します。
シミュレータとしてはSPICE系の回路シミュレータで、信号ラインのSimモデルはSPICEモデルあるいはSパラメータ（シミュレータによる）を使います。また、ICの送受信のバッファーはIBISモデル（ICベンダー提供）を用います。特に送信側については、トランジスタモデルであるHSPICEが利用できる場合（シミュレータによる）もあります。受信側のバッファーモデルはICベンダーより提供されない場合があり、ゲート容量として数pFのコンデンサで代用します。ICベンダー提供のIBISモデルは通常特に説明もなく渡される場合があるので、Editor等でファイル中を確認した方がよいでしょう。尚、HSPICEの場合は通常はICベンダーがマニュアルをつけてくれるはずなのでそれを参考にしてSimモデルに組み込みます。
同一基板上の各ICの送受信端側での波形を評価するSimモデルでは、いわゆるダンピング抵抗を信号ラインに挿入させ、ダンピング抵抗の抵抗値を調整して信号波形におけるリンギングを低減させると共に、信号波形のsetup/ hold time等を評価します。
しかし、このSI評価ではEMIの評価としては十分ではありません。一般的なSim結果の評価として、信号波形にリンギングがあるとそれが不要輻射（EMI）の原因になる、とよく言われます。”なんで？”と、疑問に思ったことは無いでしょうか？
また、メイン基板側に信号送信側のICがあって、信号がメイン基板からハーネス（FFC等）を介してサブ基板にある受信側のICに送られている構成では如何でしょうか？ この時波形におけるリンギングは非常に大きくなり、条件によっては受信側ICの入力端のゲート電圧の制限を超えるリンギングが発生します。実はこの構成は、EMI（ノイズ放射）のリスクをかなり高くします。
この構成のEMI（ノイズ放射）については和田教授（京都大学）のいくつかの論文で紹介されています。（和田モデル 論文では電源ラインの例で説明しているが信号ラインにも適用できる。 当社の“EMC設計 背景説明”のセミナーでそのメカニズムを説明します。）
このようなSI評価をEMI評価に展開させ、更にEMI対策する方法を提供するのが当社のSD適用です。ソフトウェアベンダー供給の有名SIツールではそういった評価事例・対策設計等はありません。しかしながら実際の機器・装置等での信号ラインによるEMI課題はこのような構成の時に顕著になるのですから、EMI課題の検討（EMC設計）を回路図設計段階で検討しておく必要があるのです。実機評価の際にむやみにビーズ素子やコンデンサを信号ラインに追加装着する手間を削減できます。
また、巷のハウツー本等では、波形におけるリンギングはICの出力バッファー、信号ライン及び負荷のそれぞれのインピーダンス間での不整合によって生じると述べています。確かに、アナログ高周波の回路設計の基本中の基本の考え方で、誤りではないですが、CMOSデジタルの回路にはそぐわない考え方です。
各ICの信号をシングルエンドの信号でやり取りする場合について説明します。信号の出力段を考えた場合、アナログ高周波は連続波（Continuous Wave）を扱うので信号の出力段は常に動作状態になります。これに対し、CMOSデジタルの矩形波ではVL（低電位）とVH（高電位）に遷移する時のみ信号の出力段が動作するいわゆる間欠動作の状態になります。この点が最も大きな違いです。したがって、信号出力段の出力インピーダンスを定義できるのはアナログ高周波の場合だけなのです。これに対しCMOSデジタルの信号出力段は間欠動作なのですが、動作している時間帯だけ出力インピーダンスが定義できるのではないか、と思う方がいるかもしれません。しかしながら、動作している時間帯の主たる時間帯で、CMOSバッファーでは構成するトランジスは定電流源として機能しているので、一定の出力インピーダンスとして扱うことはできないのです。このようにトランジスタが定電流源となることで定電流源の大きさをCMOSバッファーの駆動能力（Drivability）を表す指標となり、矩形波の立ちあり／立下り時間の長さに影響を与えます。いわゆる“何mAバッファー”として設定されます。
更に、ハウツー本の類では、伝送路を50Ωで設計して、負荷としてのダンピング抵抗を50Ω程度に設定すればよい、というような説明も見られますが、これはあまりにもアナログ高周波に偏った考え方です。
信号ラインの構成については、CMOSロジックの回路基板では回路基板の製造工程の能力に沿った最小幅のライン／スペースの構成で全く問題ありません。ラインインピーダンス50Ωで信号ラインを構成すると、回路基板の実装面積を無駄に消費し、高密度の実装の弊害になります。また、ダンピング抵抗の抵抗値についても定石のようなものではなく、SI評価によりCMOSバッファーの駆動能力（Drivability）や信号ラインの条件に合わせて決めるべきものです。ちゃんと評価すればEMC対策部品の使用個数も削減できます。特に信号ラインではビーズ素子は不要にできます。
信号ラインのSD適用はシングルエンド編と高速差動線路編があります。高速差動線路に関する説明は場を改めて説明いたします。ただ、差動線路と聞くと高周波アナログ的な考え方（いわゆるバラス信号と考えている方も）で解説される方が多いのです。やはりCMOSデジタルの取り扱いとしては好ましくありません。
PD適用は当社が機器・装置の回路設計者に是非提案したい、回路図検討段階でできる（やるべき）EMC設計です。
PDとはPI Design for EMIの略称ですが、PI (Power Integrity)はICに電源を供給する電源ラインにおける、ICから漏洩するノイズのデカップリングとして評価します。このノイズのデカップリングに関して、一般的にICの電源端子から見た電源ラインのインプットインピーダンスとして数値化（単位Ω）し、できるだけ小さい値にすることが望ましいとされています。尚、インピーダンス値の設計としては複数のコンデンサ（パスコン）の組合せで行います。
しかし、どの程度までインピーダンスを低くすればよいのかは回路設計者が判断することになります。一つの目安になるのはICの電源端におけるターゲットインピーダンスです。これが分かっていればそれに合わせてインプットインピーダンスを設計すればよい。しかし、ターゲットインピーダンスはICベンダーが提供できる値であって、ユーザー側が何か評価して得られるものではありません。その上、ICベンダーからの提供についてもあまり期待ができないのが実状です。
そもそも、PIの評価となるインピーダンス値とEMI（不要輻射）とどのような関係があるのでしょうか？ また、インプットインピーダンスが低い周波数帯域で、例えばインピーダンス値を１Ω下げると、EMIとしてはどのような変化をするのでしょうか？
残念ながら、今までのPIの評価のやり方では、それらを明確にすることはできません。現状の電源ラインに関しては、回路設計者はIC（特にSOC等）ベンダーが提示する推奨回路に従って、PI評価によるデカップリング量を検討することなく、コピーペーストで機器・装置のIC周辺の回路図を作成しているでしょう。また、各個別のドライバーICの電源端子についても習慣的に0.1uF等のパスコンを付加しているでしょう。
しかしながら、ICベンダーの推奨回路はICを動作させる上で問題が生じないレベルにインピーダンスを十分に下げた構成とした一方で、過剰に低インピーダンス化されている可能性もあります。また、各個別のドラバーICについては代々の回路設計者の伝承・経験に基づくまちまちの容量値のパスコンを習慣的に付加しているでしょう。その結果として、不必要に電源ラインを低インピーダンス化している可能性もあります。
こういった状況のPI評価に対して、当社のPD適用はパスコン設定によるEMIの影響をdB値で評価することができます。従って、目標評価値に基づいてパスコンの設定の最適化が可能になります。パスコン使用数量の削減を検討されている回路設計者、EMC担当者には最適です。
PD適用ではインプットインピーダンス、ターゲットインピーダンス等を考慮する必要は全くありません。評価ツールとしてもライセンスフリーのLTSPICEでシミュレーションすることができ、評価結果は瞬時に得られます。
実は、同一回路基板内にレギュレータとしての電源回路とその電源回路から供給される電源ラインに接続するICがある場合は、パスコンの数は気になりながらもEMI対策としてのPIについてはそれ程深く検討する必要性はないかもしれません。EMI対策としては比較的オキマリの方法で十分でしょう。
しかし、メイン基板側に電源回路があって、メイン基板からの電源ラインがハーネス（FFC等）を介してサブ基板側に送られている構成では、EMIとしてのリスクはかなり高まります。このEMI（ノイズ放射）については和田教授（京都大学）のいくつかの論文で紹介されています。（和田モデル 当社の“EMC設計 背景説明”のセミナーでそのメカニズムを説明します。）このような構成についてのPI評価は、ソフトウェアベンダー供給の有名PIツールではモデルの設定が複雑となるためか、その評価事例を目にしたことはありません。しかしながら実際の機器・装置等での電源ラインによるEMI課題はこのような構成の時に顕著に表れます。むしろ、この構成になった時にEMI課題を検討（EMC設計）する必要があるのです。
当社が提案するPD適用ではこのような構成でも容易にSimモデルを作ることができ、検討することができます。
詳細につきましては、当社コンサルティングの“PD適用”に付随するセミナーで紹介いたします。
当然のことながら計算結果のグラフの見方・読み取り方が重要であり、セミナーではそういったグラフの見方・読み取り方についても説明いたします。
PD適用はSPICEシミュレータによる回路図設計段階での評価・検討なので昨今の新卒の回路技術の方々にとっては学生時代に既に経験したツールだと思われ、回路設計の現場に比較的馴染みやすい・定着し易い方法ではないかと考えております。
また、LTSPICEは手軽で比較的操作が簡易なツールです。必要に応じてですが、未経験の方々にはその操作方法について当方から説明も行えます。そういった方々にはこれを機会にLTSPICEを設計現場のツールとして利用していって頂きたいです。
当社のEMC設計、特にPD適用とSD適用に付随しますセミナーではLTSPICEを使って説明致します。特にPD適用につきましてはLTSPICEで電源ラインにおけるEMI対策設計として有用な方法を紹介いたします。
LTSPICEは手軽で比較的操作が簡易なツール（ライセンスフリー）です。必要に応じてですが、未経験の方々にはその操作方法について当方から説明も行えます。そういった方々にはこれを機会にLTSPICEを設計現場のツールとして利用していって頂きたいです。
但し、”SD適用”に関しましては、当方としては代用としてLTSPICEを使って説明しますが、もしご依頼者様がIBISモデルを使えるシミュレータをお持ちであれば、できるだけそれに合わせた説明を致します。またお持ちのシミュレータがSignal-Adviser（富士通）でしたら、当方も経験のあるシミュレータですのでSD適用のためのSignal-Adviserの使用方法も説明することができます。
今までは回路図設計段階でEMCに関する情報を見出すことは殆どなかったと思います。実は、回路が十分にEMC設計の検討がされていないと、その後いくらEMC対策を駆使したボードデザインを実施してもEMC課題を解決できない状況に陥ります。すなわち、EMC設計されていない回路に後付けの対策をしても十分な対策効果は出せないのです。
よいEMC設計（特にEMI）は回路図設計段階で既に始まっています。これをSPICE系シミュレータで検討することを当社は強く推奨します。詳細につきましては当社のセミナーでご紹介します。当然のことながらシミュレータの使い方ばかりでは無く、シミュレーション結果のグラフの見方・読み取り方（実はこれが最も重要です。）についても説明いたします。
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