回路シミュレータを使って回路の計算を行う際、IC等の回路部品やLCR等の回路素子を回路シミュレータが読み込める形式にしたものをモデルと呼んでいます。一般的にはファイル形式で部品ベンダーから提供され、我々はそれを回路シミュレーションに利用しています。このモデルという言葉はとても便利なもので、自然科学・社会科学における様々な現象を説明する上でも使われています。ある学術の分野において特定のモデルが完成すれば、その分野の現象・事象の説明に適用でき、また時間軸の特性を持っていれば、過去の現象の解析や将来の予測（シミュレーション）ができる、ということになる訳です。
但し、こういったモデルが幾つか存在していても、各モデル同士が上手く連携できるかどうかはケースバイケースでしょう。当社が扱うEMC設計における不要輻射（EMI）では、それを説明する学術分野として、電気回路学や電磁気学を用いることになります。しかし、この２つの学術分野の各モデルの今までの使い方は、実際のEMC設計にはあまり役立たない、ということをご存知でしょうか？
EMIについて多くの方々が説明に用いているのは電気回路学による電気回路モデル、即ち信号源（モデル）・伝送路（モデル）・負荷（モデル）です。基本的にキルヒホッフの法則に沿った回路モデルであり、計算しようと思えば各ノードの電圧・電流を解くことができるものです。しかし、EMC関係の方々の回路図モデルでのEMIの説明は、殆どがそれぞれの方々のEMIに対するイメージを回路図モデルに付けて解説されるだけなので、概念的なものでしかなく、当然のことながらEMC設計には程遠いものです。そもそも、キルヒホッフの法則には電磁波放射に関する概念は無いので、回路モデルから計算によって放射電磁波の電力を見積もることはできないのです。ノイズ放射のメカニズムについて解説者のイメージで説明されている記事をよく目にします。
ハウツー本等では、ディファレンシャルモード放射、コモンモード放射の式が紹介されており、ノイズの周波数や配線に関わる寸法から放電磁界強度を計算する方法が紹介されています。しかし、特に重要視されるコモンモード放射に関してコモンモードの電流の値を如何にして求めるか、が既に大きな課題です。それらの式はそれぞれのモードの電流によるノイズ放射の傾向を説明するものであって、EMC設計としては使えるものではないと思われます。結局、設計者にコモンモード電流を起こしてはいけないという意識づけをするためのものでしょう。
一方、先のEMIを電磁気学で説明、更には放射電磁波の強度も計算するといった方もいるでしょう。方法としては電磁界解析ツールを使ったシミュレーションで、そのモデルとして信号源、回路基板上の伝送路のCADモデルに回路負荷を付加し、更に、対象機器の金属フレーム等のCADモデルと共に、機器周囲の空間を含めてSimモデルを作成して、そのSimモデルの領域にマックスウェルの方程式を適用してSimモデルの領域の高周波電磁場を解きます。これにより、ノイズ放射レベルとなる遠方界の電界強度を計算することができます。また、回路基板上の伝送路や機器の金属フレーム上の表面電流の状況（近傍界）を観察することもできます。
しかし、得られたこれらの計算結果から、何がEMIにおける主たる原因であったかを電磁界解析ツールは示してくれません。よって、シミュレーションを行った担当者がイメージを膨らましてその原因を説明することになります。また、どうすればEMIが改善するかについても担当者が考えます。EMIの原因解明及び改善については元のSimモデルの調整等を独自に行って、原因解明・改善の確度を高めることができますが、Simモデルの編集とその計算に長時間を要します。そのため、電磁界解析ツール利用は機器の設計段階での進捗度合に合わせるのが難しく、EMC設計向けに利用するのは不向きと言えます。そもそも実施したシミュレーション結果（即ち、Simモデル）が正しいのかどうかも問題なのです。なぜなら作ったSimモデルが適切であったかどうかの検証は実測結果との比較により行うものだからです。
私が扱った電磁界解析ツールの計算結果は、実際の機器のEMI試験（3m／10m離れた場所の電界強度）の結果にピッタリ合わせることはできませんでした。実際に動作している機器でのノイズ源の状況を電磁界解析ツール上でシミュレートできなかったからではないかと思います。しかし、ノイズ対策を施した際のビフォーアフターの比較において、その変化傾向をシミュレートすることはできておりました。
また、電磁界解析ツールの計算結果において回路モデルで触れたようなコモンモードの電流を確認することはありませんでした。これはマックスウェル方程式から電流は必ず異なる２つの極性の電極によって流れていくことが導かれる（詳細は当社“EMC設計 背景説明”で解説）ためで、１本の電極で電流が自由に流れることはできないのです。また、回路モデルの説明では２つの極性の電極の一方の電極（いわゆる活線）に行きの電流が流れ、他方の電極（いわゆるGND）に帰りの電流としてリターン電流が流れることになり、特にリターン電流をあたかも独立したもののような扱いでいろいろ解説がされています。しかし、電磁界解析ツールの計算結果では、上記でいうところの行きの電流とリターンの電流は揃った形態で伝搬します。“行って帰る”の関係ではないのです。但し、リターン側は行き側に対して位相が180度ずれている関係（詳細は当社“EMC設計 背景説明”で解説）になります。
従来のEMIの解説では、“コモンモード電流”、“リターン電流”は重要なキーワードとして回路モデルの中で使われてきました。“なぜ機器からノイズが放射されるか”をEMC入門レベルの方々に紹介するには便利だったのかもしれません。実際の現場のEMC担当者もEMIの課題が出てきた時に、それは“コモンモード電流が流れるためだ”とか、“リターン電流の設計がいけない”とかを見出すと課題が半分解決した気になっているようでした。ですが、実は何の解決にもなっていないのです。どう対策するかの具体策が自動的に出てくる訳ではないからです。
当社が紹介する”PD適用”、”SD適用”は計算（シミュレーション）によって放射ノイズレベルの傾向を把握することができます。コモンモード電流、リターン電流といった概念や言葉はありません。機器・装置の回路図設計段階でのEMC設計に是非、ご検討ください。
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WD EMC 技術者に是非ご説明したい、機器・装置の設計において回路図設計段階から回路基板（配線基板・プリント基板）のCAD 設計段階へ進める際に行うべきEMC 設計です。特に、回路基板のCAD 設計を外注委託されている機器・装置のメーカー様には是非ご検討して頂きたい設計です。WD とはWiring Board Design for EMC セットメーカー様においては、機器・装置の設計レビュー等の検討会を経て回路図を正式承認して、回路基板（配線基板・プリント基板）のCAD 設計段階へ進める許可を得る、といった関門を設計部門の中に設けて機器・装置の設計→ 試作→ 量産の各ステージを進めていると思います。そして、回路基板のCAD 設計段階へ進んだ後、そのCAD データがあがってくると、関係者で目視検図、あるいはメーカー様によってはEMC チェックツール（チェッカー）等を使ってデザインルールチェックをされていることでしょう。その時、もしEMC 的に問題（かもしれない）箇所が見つかった場合、容易な修正であれば、その修正を実施するでしょう。しかし、多少大きな変更を伴うパターンの修正については、多分その修正を実施しないでしょう。何故なら、修正のための時間のロスと費用（工数）のロス（外注設計ならなおさら）が生じ、且つ再検図の時間もかかりますから、機器・装置の設計→ 試作→ 量産のスケジュール管理者としてはその遅れを回避し、先に進めることを優先するでしょう。
どこのセットメーカーでも同様ではないかと思うのですが、設計のスケジュールには後戻りのような予備的な時間は初めから設けてはいないでしょう。そのため、設計のスケジュールを守るために設計上多少問題があったとしても” その問題を解決しながら” 、を条件に次なる段階へ進めるのでしょう。基本的に工程に後戻りはない、させない、という意気込みで設計の現場の方々は仕事に取り組まれていると思います。
こういった仕事の進め方の下で、先ほどの回路基板CAD の検図の話に戻ると、目視による方法は、個人差× 検図対象箇所の曖昧さ× 重要度評価差、等があるために、十分に意味のある検図ができるか、不安定要素だらけです。これに対し、EMC ルールチェッカーの適用は自動化と共にチェック対象の明確化が期待されます。しかし、このチェッカーは回路基板CAD の回路自体を理解することは無いので、チェック対象の配線につけられている配線名から信号ライン、電源ラインを判別してEMC 設計としてそれぞれに相応しいデザインルールと比較します。そして回路基板CAD のチェック対象のデザインに対して、EMC リスクを判定してくれます。そのため、回路図の配線全てに名前がついている必要があります。これが結構面倒で、時間が掛かります。
また、チェッカーは各ラインのデザインに対してEMC リスクを判定してくれますが、重み付け的な判定なので、ユーザー側がチェッカーのリスク判定（重度・中程度・軽度等）に対してどう対応するかを判断しなければなりません。更にチェッカーは、ユーザーが設定するルールチェックの項目数にもよりますが、非常に多くのチェック箇所を指摘してくれます。回路基板の大きさによっては1000 箇所以上にもなります。チェッカーベンダーの考え方としてはできるだけ多くのリスク情報をユーザー側に提供したいのでしょう。ユーザーにとってそのチェック箇所を確認するだけでも結構大変な場合もあります。そういったチェック箇所に対して、中度・軽度だからといって簡単に無視してよいのか、重要と判定されても大きなパターン修正を伴う場合、設計スケジュールを遅らせてまでも修正を行うべきか、実際の設計現場では非常に難しい判断をしなければなりません。
例えば、回路基板設計におけるEMC 設計の有名なルールとして信号ラインの”GND 跨ぎ禁止” 、” 電源跨ぎ禁止” があります。このルールを守れないとEMC ルールチェッカーでは” 跨ぎ” を生じている箇所を指示してEMCリスク”高”を警告します。しかし、4 層基板などでは、通常2 層目をGND 層、3 層目を電源層とするので、4 層目の長い信号ラインは必ず”GND 跨ぎ” や” 電源跨ぎ” が生じます。もし、このルールを回避出来なければ、4 層基板を試作してはいけないのでしょうか？
実は、信号ラインの”GND 跨ぎ” や” 電源跨ぎ”が あってもEMC 設計としてリスク回避可能なパターニング方法があります。かつて私が依頼した回路基板CADの 設計者は、それに気付いていたのかどうかはわかりませんが、そのパターニングを回路基板に実施しており、その回路基板ではEMI の問題は起こりませんでした。たまにEMC 関係の方で、そういった跨ぎの箇所でコンデンサを追加してGND や電源パターンを交流短絡する方法を紹介したりしていますが、そんなことをする必要は全くありません。詳細については当社のWD 提案の中でのセミナーで解説いたします。
セミナーでは、個々の回路基板のCAD 作成時にEMC 設計（デザインルール）を個々の回路基板ごとに回路設計者やEMC 担当者が回路基板設計者にCAD を依頼する時に作業指示書（リスト）を作成することを提案します。その作業指示書があれば、CAD 作成上で実施すべきEMC 設計が回路基板設計者にとって明確になり、また出来上がったCAD の検図を行う際に回路設計者やEMC 担当者にとって検図のチェック箇所の対象が明確になります。（尚昨今では、回路図と基板デザインとの回路の対応（LVS ）や基板デザインの製造に関わるデザインルールチェック（DRC ）は、CAD システム側から自動でチェックしているので検図の対象では無いでしょう。）また、そういった回路基板のCAD 作成・検図に関する作業指示書が残されていれば、後工程で実機のEMC 試験時問題が生じた際、現場のEMC 担当者にとって問題解決のためにその作業指示書が大いに役立つでしょう。
EMC チェックツールを導入したものの、結局設計の現場で使われなくなる状況をいくつか目にしてきて、本当に役立つ回路基板でのEMC 設計とは何か、を私は模索してきました。現在、回路基板（配線基板・プリント基板）でのEMC 設計をいかに実践していくかをご検討中の方々に、是非当社のWD をご提案したいと考えております。※関連ページ
ESD2 は、可動部を有する機器・装置のメカ設計者・エレキ設計者に是非ご説明したい、機器・装置の設計段階でできる（やるべき）EMC 設計です。また、稼働中の機器・装置が時折原因不明の不具合を起こしている際に、原因として静電気（静電気放電）が疑われる時に、それを確認する方法として必要な知識と対策の仕方を提供します。ESD2 とはESD Design の略称です。ESD (Electro-Static Discharge) は静電気放電を意味しますが、一般的に静電気と言うだけで、電荷による帯電からいわゆるスパーク（火花）を伴う放電も含んでしまうので、ここでの言葉の使い方として、静電気放電で、火花を伴う状況を火花放電と呼び、一般的に呼称されるESD とします。（火花放電＝ESD ）火花を伴わない放電（例えば除電等）も存在しますがここではそういった放電はESD の範疇の外とします。また、上述の不具合がもし静電気である場合は、火花放電（ESD ）が原因となります。しかしながら、ESD を疑ったとしてもその性質や静電気に関わる知識がなければ、どういう原因解析するか、更にどういった対策をするのか、といったことを決めることができません。私の経験ですが、こういった不具合が機器・装置に発生した際、大概エレキ側の問題にされ、エレキ側が原因解析を担当することになります。静電気の現象は大抵の人にとって生活の中で身近に経験する現象なので、それぞれの人が好き勝手に静電気の現象メカニズムをイメージします。このことが静電気説で問題解決を進めようとする上で大きな障害になっていきます。原理原則に基づかない自分勝手な仮説（というより単なるイメージ）なので、原因に行きつくことができず、悪いことにその仮説に固執し新たな展開をしようとするので、不具合解析は全く進まず、時間ばかりが過ぎ、あっという間に1 年、2 年が過ぎ、担当者が代わってまた同じようなことを繰り返す、それでも不具合解析ができていない、という状況をいくつも見てきました。担当者は一度仮説立てると大抵他の意見に耳を傾けようとはしないものです。
そこでのそういった担当者に何とかESD2 の考え方を取り入れてもらって、不具合解析に当たってもらうと、1 年近く解決できなかった不具合を半日の内に原因解析ができ、即ち、ESD が生じていることを観測でき、その日の内にその対策も立てることができた、ということもありました。
こういった不具合の原因は、実は殆どが機器・装置のメカ設計に起因する問題でした。ですので、ESD2 ではメカ設計をどうすべきかを提案しています。それ程複雑なものではありませんが、設計ルール的な考え方で、設計段階でチェックしておくことが重要なのです。
ESD は電磁気学的背景と放電学的現象として火花放電の形で我々の前に現れます。そのことを是非メカ設計者やエレキ設計者に理解して頂きたいです。馴染みが無いかもしれませんが少なくともパッシェンの法則の理解は最低限必要です。また、ESD を語る時、” 電荷” で説明される方がいますが、原理原則に従って解説しているうちは問題ありません。しかし、この” 電荷” について、” 電荷は〇〇したがっている” とか、どこからか湧いてきて帯電、またどこかに消えて行って放電、するかのような仮説とか、” 電荷” は” 電子” であるとして絶縁体表面を電子が移動するとか、除電ブラシが絶縁体上の電子を掃き取っている、等と思い込んでいる方もいたりして。こういった方々には当社のESD2 は先入観の解きほぐしになると思います。
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SD 適用は当社が機器・装置の回路設計者に是非提案したい、回路図検討段階でできる（やるべき）EMC 設計です。SD とはSI Design for EMI の略称です。SI (Signal Integrity) は基本的に回路基板上に実装されるIC 間で回路基板上の信号ラインを介して送受信する信号の波形品質を評価する方法であり、回路基板上の信号ラインのSim モデルと、それぞれのIC の送受信バッファーのSim モデルを使って、IC 間の送受信端側での波形を評価するSim モデルを作成して、IC の動作と実装した回路基板上の課題の有無を確認します。シミュレータとしてはSPICE 系の回路シミュレータで、信号ラインのSim モデルはSPICE モデルあるいはS パラメータ（シミュレータによる）を使います。また、IC の送受信のバッファーはIBIS モデル（IC ベンダー提供）を用います。特に送信側については、トランジスタモデルであるHSPICE が利用できる場合（シミュレータによる）もあります。受信側のバッファーモデルはIC ベンダーより提供されない場合があり、ゲート容量として数pF のコンデンサで代用します。IC ベンダー提供のIBIS モデルは通常特に説明もなく渡される場合があるので、Editor 等でファイル中を確認した方がよいでしょう。尚、HSPICE の場合は通常はIC ベンダーがマニュアルをつけてくれるはずなのでそれを参考にしてSim モデルに組み込みます。
同一基板上の各IC の送受信端側での波形を評価するSim モデルでは、いわゆるダンピング抵抗を信号ラインに挿入させ、ダンピング抵抗の抵抗値を調整して信号波形におけるリンギングを低減させると共に、信号波形のsetup/ hold time 等を評価します。
しかし、このSI 評価ではEMI の評価としては十分ではありません。一般的なSim 結果の評価として、信号波形にリンギングがあるとそれが不要輻射（EMI ）の原因になる、とよく言われます。” なんで？” と、疑問に思ったことは無いでしょうか？IC があって、信号がメイン基板からハーネス（FFC 等）を介してサブ基板にある受信側のIC に送られている構成では如何でしょうか？ この時波形におけるリンギングは非常に大きくなり、条件によっては受信側IC の入力端のゲート電圧の制限を超えるリンギングが発生します。実はこの構成は、EMI （ノイズ放射）のリスクをかなり高くします。
この構成のEMI （ノイズ放射）については和田教授（京都大学）のいくつかの論文で紹介されています。（和田モデル 論文では電源ラインの例で説明しているが信号ラインにも適用できる。 当社の“EMC 設計 背景説明” のセミナーでそのメカニズムを説明します。）
このようなSI 評価をEMI 評価に展開させ、更にEMI 対策する方法を提供するのが当社のSD 適用です。ソフトウェアベンダー供給の有名SI ツールではそういった評価事例・対策設計等はありません。しかしながら実際の機器・装置等での信号ラインによるEMI 課題はこのような構成の時に顕著になるのですから、EMI 課題の検討（EMC 設計）を回路図設計段階で検討しておく必要があるのです。実機評価の際にむやみにビーズ素子やコンデンサを信号ラインに追加装着する手間を削減できます。
また、巷のハウツー本等では、波形におけるリンギングはIC の出力バッファー、信号ライン及び負荷のそれぞれのインピーダンス間での不整合によって生じると述べています。確かに、アナログ高周波の回路設計の基本中の基本の考え方で、誤りではないですが、CMOS デジタルの回路にはそぐわない考え方です。
各IC の信号をシングルエンドの信号でやり取りする場合について説明します。信号の出力段を考えた場合、アナログ高周波は連続波（Continuous Wave ）を扱うので信号の出力段は常に動作状態になります。これに対し、CMOS デジタルの矩形波ではVL （低電位）とVH （高電位）に遷移する時のみ信号の出力段が動作するいわゆる間欠動作の状態になります。この点が最も大きな違いです。したがって、信号出力段の出力インピーダンスを定義できるのはアナログ高周波の場合だけなのです。これに対しCMOS デジタルの信号出力段は間欠動作なのですが、動作している時間帯だけ出力インピーダンスが定義できるのではないか、と思う方がいるかもしれません。しかしながら、動作している時間帯の主たる時間帯で、CMOS バッファーでは構成するトランジスは定電流源として機能しているので、一定の出力インピーダンスとして扱うことはできないのです。このようにトランジスタが定電流源となることで定電流源の大きさをCMOS バッファーの駆動能力（Drivability ）を表す指標となり、矩形波の立ちあり／立下り時間の長さに影響を与えます。いわゆる“ 何mA バッファー” として設定されます。
更に、ハウツー本の類では、伝送路を50Ω で設計して、負荷としてのダンピング抵抗を50Ω 程度に設定すればよい、というような説明も見られますが、これはあまりにもアナログ高周波に偏った考え方です。
信号ラインの構成については、CMOS ロジックの回路基板では回路基板の製造工程の能力に沿った最小幅のライン／スペースの構成で全く問題ありません。ラインインピーダンス50Ω で信号ラインを構成すると、回路基板の実装面積を無駄に消費し、高密度の実装の弊害になります。また、ダンピング抵抗の抵抗値についても定石のようなものではなく、SI 評価によりCMOS バッファーの駆動能力（Drivability ）や信号ラインの条件に合わせて決めるべきものです。ちゃんと評価すればEMC 対策部品の使用個数も削減できます。特に信号ラインではビーズ素子は不要にできます。
信号ラインのSD 適用はシングルエンド編と高速差動線路編があります。高速差動線路に関する説明は場を改めて説明いたします。ただ、差動線路と聞くと高周波アナログ的な考え方（いわゆるバラス信号と考えている方も）で解説される方が多いのです。やはりCMOS デジタルの取り扱いとしては好ましくありません。
PD 適用は当社が機器・装置の回路設計者に是非提案したい、回路図検討段階でできる（やるべき）EMC 設計です。PD とはPI Design for EMI の略称ですが、PI (Power Integrity) はIC に電源を供給する電源ラインにおける、IC から漏洩するノイズのデカップリングとして評価します。このノイズのデカップリングに関して、一般的にIC の電源端子から見た電源ラインのインプットインピーダンスとして数値化（単位Ω ）し、できるだけ小さい値にすることが望ましいとされています。尚、インピーダンス値の設計としては複数のコンデンサ（パスコン）の組合せで行います。しかし、どの程度までインピーダンスを低くすればよいのかは回路設計者が判断することになります。一つの目安になるのはIC の電源端におけるターゲットインピーダンスです。これが分かっていればそれに合わせてインプットインピーダンスを設計すればよい。しかし、ターゲットインピーダンスはIC ベンダーが提供できる値であって、ユーザー側が何か評価して得られるものではありません。その上、IC ベンダーからの提供についてもあまり期待ができないのが実状です。
そもそも、PI の評価となるインピーダンス値とEMI （不要輻射）とどのような関係があるのでしょうか？ また、インプットインピーダンスが低い周波数帯域で、例えばインピーダンス値を１Ω 下げると、EMI としてはどのような変化をするのでしょうか？
残念ながら、今までのPI の評価のやり方では、それらを明確にすることはできません。現状の電源ラインに関しては、回路設計者はIC （特にSOC 等）ベンダーが提示する推奨回路に従って、PI 評価によるデカップリング量を検討することなく、コピーペーストで機器・装置のIC 周辺の回路図を作成しているでしょう。また、各個別のドライバーIC の電源端子についても習慣的に0.1uF 等のパスコンを付加しているでしょう。
しかしながら、IC ベンダーの推奨回路はIC を動作させる上で問題が生じないレベルにインピーダンスを十分に下げた構成とした一方で、過剰に低インピーダンス化されている可能性もあります。また、各個別のドラバーIC については代々の回路設計者の伝承・経験に基づくまちまちの容量値のパスコンを習慣的に付加しているでしょう。その結果として、不必要に電源ラインを低インピーダンス化している可能性もあります。
こういった状況のPI 評価に対して、当社のPD 適用はパスコン設定によるEMI の影響をdB 値で評価することができます。従って、目標評価値に基づいてパスコンの設定の最適化が可能になります。パスコン使用数量の削減を検討されている回路設計者、EMC 担当者には最適です。
PD 適用ではインプットインピーダンス、ターゲットインピーダンス等を考慮する必要は全くありません。評価ツールとしてもライセンスフリーのLTSPICE でシミュレーションすることができ、評価結果は瞬時に得られます。実は、同一回路基板内にレギュレータとしての電源回路とその電源回路から供給される電源ラインに接続するIC がある場合は、パスコンの数は気になりながらもEMI 対策としてのPI についてはそれ程深く検討する必要性はないかもしれません。EMI 対策としては比較的オキマリの方法で十分でしょう。
しかし、メイン基板側に電源回路があって、メイン基板からの電源ラインがハーネス（FFC 等）を介してサブ基板側に送られている構成では、EMI としてのリスクはかなり高まります。このEMI （ノイズ放射）については和田教授（京都大学）のいくつかの論文で紹介されています。（和田モデル 当社の“EMC 設計 背景説明” のセミナーでそのメカニズムを説明します。）このような構成についてのPI 評価は、ソフトウェアベンダー供給の有名PI ツールではモデルの設定が複雑となるためか、その評価事例を目にしたことはありません。しかしながら実際の機器・装置等での電源ラインによるEMI 課題はこのような構成の時に顕著に表れます。むしろ、この構成になった時にEMI 課題を検討（EMC 設計）する必要があるのです。
当社が提案するPD 適用ではこのような構成でも容易にSim モデルを作ることができ、検討することができます。“PD 適用” に付随するセミナーで紹介いたします。
当然のことながら計算結果のグラフの見方・読み取り方が重要であり、セミナーではそういったグラフの見方・読み取り方についても説明いたします。
PD 適用はSPICE シミュレータによる回路図設計段階での評価・検討なので昨今の新卒の回路技術の方々にとっては学生時代に既に経験したツールだと思われ、回路設計の現場に比較的馴染みやすい・定着し易い方法ではないかと考えております。また、LTSPICE は手軽で比較的操作が簡易なツールです。必要に応じてですが、未経験の方々にはその操作方法について当方から説明も行えます。そういった方々にはこれを機会にLTSPICE を設計現場のツールとして利用していって頂きたいです。
当社のEMC 設計、特にPD 適用SD 適用LTSPICE を使って説明致します。特にPD 適用につきましてはLTSPICE で電源ラインにおけるEMI 対策設計として有用な方法を紹介いたします。
LTSPICE は手軽で比較的操作が簡易なツール（ライセンスフリー）です。必要に応じてですが、未経験の方々にはその操作方法について当方から説明も行えます。そういった方々にはこれを機会にLTSPICE を設計現場のツールとして利用していって頂きたいです。但し、”SD 適用” に関しましては、当方としては代用としてLTSPICE を使って説明しますが、もしご依頼者様がIBIS モデルを使えるシミュレータをお持ちであれば、できるだけそれに合わせた説明を致します。またお持ちのシミュレータがSignal-Adviser （富士通）でしたら、当方も経験のあるシミュレータですのでSD 適用のためのSignal-Adviser の使用方法も説明することができます。
今までは回路図設計段階でEMC に関する情報を見出すことは殆どなかったと思います。実は、回路が十分にEMC 設計の検討がされていないと、その後いくらEMC 対策を駆使したボードデザインを実施してもEMC 課題を解決できない状況に陥ります。すなわち、EMC 設計されていない回路に後付けの対策をしても十分な対策効果は出せないのです。
よいEMC 設計（特にEMI ）は回路図設計段階で既に始まっています。これをSPICE 系シミュレータで検討することを当社は強く推奨します。詳細につきましては当社のセミナー でご紹介します。当然のことながらシミュレータの使い方ばかりでは無く、シミュレーション結果のグラフの見方・読み取り方（実はこれが最も重要です。）についても説明いたします。
関連ページ ・・・こちらもご覧ください。
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